文章来源：http://www.sohu.com/a/207199880_782160

原標題：【PCB設計】老產品出新故障，設計“背鍋”？隨著IC芯片尺寸因小型化和快速化的技術需求而越來越緊湊，隨著切換速度的不斷加快，升降時間下降至亞納秒量級，這種境界以前只有微波工程師能夠企及。而這種無止境的微縮態勢挑戰著摩爾定律，也給很多老設計帶來巨大問題，因為越來越快的切換加劇了信號完整性問題。多年來，隨著邏輯驅動器不斷加速切換，振鈴、串擾和電磁輻射（EMI）的問題也變得越來越嚴重。這讓大家陷入一個窘境——那么多年一直運作完美的產品，因為使用了一批最新生產的IC，而性能突然變得不可靠了。造成這個問題的原因是上升時間縮短。圖1中顯示了同一時鐘頻率在三個不同上升時間時的表現情形。圖1：隨著上升時間加快而增加的振鈴現象（Hyperlynx仿真分析）這個例子使我們深切感受到了2個要點。首先，線路設計確定時，加快切換會引發雜散信號，表現為過沖和振鈴。這個問題是不可避免的，只能通過改善排列和布線、減少負載數量和/或增加端數量，在一定程度上加以預防。其次，IC制造商使用所謂“新改進的”的邏輯電路，對我們并非一定有好處。新電路用到老設計中，速度的增加造成的結果可能只會讓大家頭痛。從IC制造商的角度來看，縮小芯片是一張好牌，因為新芯片幾乎肯定能夠以更低的成本達到甚至超過其已發布的規格。然而，從設計者的角度來看，在現有的產品設計中縮小芯片可能是冒險之舉，前景堪憂，因為新的上升沿和下降沿幾乎肯定會速度更快。更快的邊沿速率意味著反射和信號質量問題。因此，即使封裝沒有改變，時鐘速度沒有改變，沿用老設計也可能存在問題。驅動器邊沿速率的增強對信號質量、定時和串擾有重要影響，也會直接導致輻射干擾。圖2顯示了先前討論到的上升時間從最慢到最快時，輻射的大幅增加。當達到亞納秒級上升時間，輻射量很容易超過FCC/CISPRB類產品中對無端接傳輸線的限制。圖2：邊沿速率從30ns（左）到1ns（右）時輻射干擾信號上升時間與互連延時的比值決定了電路如何表現。比值小，意味著當互連延時確定時，上升時間短，從而產生分布；而比值大，則會產生集總，這個很少需要維護。在考慮電路結構的方方面面時，物理尺寸和上升時間之間的關系決定了該對象在電路總體方案中的相對重要性。信號上升時間，而不是信號時鐘頻率，決定了臨界信號速度。基本上，上升時間在1ns以內，須加以關注。一個理想的方波信號占空比為50%，上升時間為0皮秒，頻率分量（諧波）應是時鐘頻率的整倍數。傅里葉變換把時域波形轉換為對應的頻域中的正弦波頻譜。偶次諧波的振幅為零，因為占空比的原因在傅里葉變換中抵消了。奇次諧波的振幅計算公式：V(諧波)=2/πn其中n是諧波數，為奇數例如，第1次諧波的振幅，即n=1，2/（3.14×1）=0.64V；第3次諧波的振幅，n=3，2/（3.14×3）=0.21V。因為諧波頻率逐次升高，而諧波振幅隨著頻率升高反而會減弱。圖3顯示了一個時鐘信號的奇次諧波從理想的1GHz，上升到100GHz，其振幅計算情況。然而，在實際應用中，信號上升時間對最大信號帶寬有直接影響。說到頻帶，這個真的很重要，對數字設計尤其重要。我們習慣使用0.35/Tr作為有效帶寬（其中Tr是上升時間，單位為ps）。然而，有一個更準確的方法是使用0.5/Tr作為截止頻率，可以在時域和頻域之間形成一個簡單卻有效的對應關系。例如，如果上升時間為500ps（目前普遍如此），那么不管時鐘頻率是多少，有效帶寬實際上是1GHz。可能會有2種不同的波形，它們有相同的時鐘頻率，但上升時間和帶寬卻不同。圖3：1GHz開始的時鐘信號的奇次諧波當選擇最適合設計的介質材料時，應考慮到第5次諧波的帶寬。互連線的帶寬是指可以通過互連線傳輸且損耗不是很大時的最高正弦波頻率。我們以1GHz為例，如果上升時間未知，要考慮的最大帶寬是第5次諧波時的5GHz。FR-4，一種環氧玻璃材料，常用于多層印制線路制造，頻率在1GHz以下時損耗可以忽略不計。但由于介質損耗的頻率依賴性，在頻率較高時，FR-4的介質損耗增加。因此，做高頻數字、射頻和微波設計時，需要考慮使用更低損耗的替代材料（為了便于大家選擇，可以查閱iCD介質材料庫，有31,000種以上的剛性和撓性材料可供選擇，工作頻率可達100GHz）。電磁輻射來自信號的每個頻譜成分。對于較差的共模電流，輻射干擾將隨頻率線性增加。雖然諧波振幅隨頻率升高逐次下降，但輻射的能力呈線性增加，因此所有的諧波對電磁干擾都一樣難辭其咎。為了減少電磁干擾，設計目標是在確保一定的數據傳輸量的同時，使用盡可能低的帶寬。高頻諧波會和平面振子發生諧振，因為頻率接近半波長而產生波浪效應，在極端情況下，這可能導致整個系統發生故障。這就是為什麼解決信號完整性問題最好要從降低電磁干擾開始。圖4：FPGA時鐘的串聯端電阻（來源：iCDDesignIntegrity）為了提高信號完整性，抑制電磁干擾，需要減慢信號的上升時間，以減少高頻分量。通過在信號源端將終端電阻與傳輸線串聯起來，就很容易做到這一點。在ICIBIS模型中，選取IV曲線，然后基于分布式系統計算出所需的串聯端電阻，以匹配所選層的傳輸線，如圖4所示。因此，要修復出現間歇性故障的老產品，只需添加一個串聯電阻即可。事實上，有一個聰明的做法，在關鍵的互連線中增加一個0歐姆電阻，這樣可以為未來設計需要加入串聯電阻時預留好空間。牢記以下要點加快切換會引發雜散信號，表現為過沖和振鈴。這也直接導致輻射干擾。已有產品因為使用了一批新生產的IC，性能突然變得不可靠。造成這個問題的原因是上升時間縮短。即使封裝沒有改變，時鐘速度沒有改變，沿用老設計也可能存在問題。當達到亞納秒級上升時間，輻射量很容易超過FCC/CISPRB類產品中對無端接傳輸線的限制。信號上升時間與互連延時的比值決定了電路如何表現。一個理想的方波時鐘信號只有在時鐘頻率的奇數倍時才有頻譜分量。在實際應用中，信號上升時間對最大信號帶寬有直接影響。使用5/Tr作為截止頻率，可以在時域和頻域之間形成一個對應關系。當設計時選擇最適合的介質材料，應考慮到第5次諧波的帶寬。做高頻數字、射頻和微波設計時，需要考慮使用更低損耗的替代材料。高頻諧波會和平面振子發生諧振，產生波浪效應，導致整個系統發生故障。解決信號完整性問題最好要從抑制電磁干擾開始。為了提高信號的完整性，降低電磁干擾，需要減慢信號的上升時間，以減少高頻分量。通過在信號源端將終端電阻與傳輸線串聯起來，就很容易做到這一點。有一個聰明的做法，在關鍵的互連線中增加一個0歐姆電阻，這樣可以為未來設計需要加入串聯電阻時預留好空間。返回搜狐，查看更多責任編輯：聲明：本文由入駐搜狐號的作者撰寫，除搜狐官方賬號外，觀點僅代表作者本人，不代表搜狐立場。閱讀()

關鍵字標籤：官方網站